GD32F103CBT6 logic/SRAM die

ZeptoBars의 2016년 3월 분해 분석은 GD32F103CBT6 안에서 로직·SRAM 다이와 별도의 직렬 플래시 다이를 식별한다. 로직 다이의 크기는 2889 × 3039 µm이고 패드는 110개이며, 그중 9개가 플래시 연결에 사용된다고 보고한다. 이는 해당 표본에 대한 관찰과 분석이다. 모든 GD32F103 리비전이나 관련 부품 번호가 동일한 두 다이를 사용한다는 주장으로 확대해서는 안 된다.

GigaDevice의 현재 GD32F103CBT6 제품 항목에는 Cortex-M3 코어, 128K바이트 플래시, 20K바이트 SRAM, LQFP48 패키지가 기재되어 있다. 이 사양은 구매 가능한 부품이 지원하는 자원을 설명한다. VLSI Museum의 해석: 소프트웨어에서 사용할 수 있는 SRAM 용량이 반드시 패키지 내부에 제조된 모든 SRAM 비트의 수를 뜻하지는 않는다. 사양과 분해 분석은 서로 다른 범위를 설명할 수 있으며, 어느 한쪽이 자동으로 다른 쪽을 반박하는 것은 아니다.

ZeptoBars는 로직 다이를 식각한 뒤 그 위에 플래시 배열이 없다고 보고하며, 총 128 KiB인 큰 SRAM 블록 4개를 식별해 직렬 플래시의 코드를 미러링하는 저장공간으로 해석한다. 이는 분해 분석 작성자가 제시한 물리 구현 설명이다. 이 설명은 GigaDevice가 보장하는 사용자 SRAM 사양과 구분해 유지한다. 이 박물관 자료는 실측된 시작 지연이나 비교 대상에 대한 에너지 효율 우위를 입증하지 않는다.

Arm 기술 참조 매뉴얼은 Cortex-M3가 Armv7-M 프로파일을 구현하고, 16비트 및 32비트 Thumb 명령어 인코딩과 별도의 Thread·Handler 동작 모드를 사용한다고 설명한다. 중첩 벡터 인터럽트 컨트롤러(NVIC)는 코어와 협력해 예외의 우선순위를 정한다. 문서에 설명된 테일 체이닝은 연속된 인터럽트를 처리할 때 중복 작업을 줄인다. 이는 코어 아키텍처의 특성이며, 선택 사항인 디버그 또는 메모리 보호 기능은 해당 마이크로컨트롤러의 구현을 별도로 확인해야 한다.

GD32F103 제품군 데이터시트는 CPU가 각 전송을 직접 수행하지 않아도 주변장치와 메모리 사이 또는 메모리 위치 사이에서 DMA로 데이터를 전송할 수 있다고 설명한다. GPIO 대체 기능과 주변장치 간 핀 공유도 설명한다. VLSI Museum의 해석: MCU는 연산부, 전송 엔진, 타이머, 인터페이스가 협력하는 시스템이다. 설계에서 중요한 질문은 코어의 산술 연산 속도뿐 아니라, 발생한 이벤트가 어떻게 메모리와 소프트웨어로 전달되는가인 경우가 많다.

데이터시트의 장치 표에는 GD32F103 제품군의 여러 메모리 용량과 패키지 선택지가 기재되어 있다. 핀 다중화 때문에 사용할 수 있는 기능은 정확한 부품과 핀 할당 방식에도 좌우된다. VLSI Museum의 해석: 보드 수준의 조사는 CBT6 사양에서 시작하고, 제품군 매뉴얼로 동작을 이해해야 한다. 다이 사진은 물리적 근거를 더해 주지만, 어떤 주변장치 옵션이 패키지 핀으로 연결되거나 보장되는지까지 사진만으로 확정할 수는 없다.