FritzchensFritz ·CC0· Die photograph · Responsive copies resized and encoded as AVIF and WebP; full photograph retained. No crop, recoloring or generative edits.Origin & contributions
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THE VISUAL EVIDENCE
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게시 이미지 출처 · 1
Die photographMuseum 게시
AMD Zen 2 CCD — Die photograph
Wikimedia Commons · FritzchensFritz
5,521 × 3,871 px기술 아카이브 · 분석
Ryzen 5 3600 CCD specimen identified by the original photographer. The image shows one compute die within the processor package.
Zen 2 연산 다이는 완성된 프로세서 패키지의 재사용 가능한 구성 요소다. 코어 개선, 캐시 구성, 별도 I/O 다이의 의미를 살펴본다.
인용한 출처를 바탕으로 작성한 VLSI Museum의 해설입니다. · 2026-09-06
Zen 2 CCD: logical organisationSCHEMATIC · NOT A PHYSICAL FLOORPLAN
ONE CORE COMPLEX DIE (CCD)
CORE COMPLEX 1
Core 1Core 2Core 3Core 4
16 MB L3 cache
CORE COMPLEX 2
Core 5Core 6Core 7Core 8
16 MB L3 cache
Original VLSI Museum diagram. Two four-core CCXs and separate 16 MB L3 domains are shown as logical groups; shapes and positions do not represent measured silicon regions. AMD · Hot Chips 31, slide 12 ↗ (indexed slide evidence).
패키지 안의 연산 다이
AMD의 ISSCC 칩렛 발표는 면적 74 mm²의 7nm 코어 컴플렉스 다이를 식별하고, 클라이언트용 및 서버용 I/O 다이를 별도로 구분한다. 발표의 패키지 구성도는 이 부품들이 Ryzen, EPYC, Threadripper에 배치되는 방식을 보여준다. 따라서 사진에 나타난 CCD는 프로세서 전체가 아니다. 외부 메모리 인터페이스와 패키지 수준의 연결은 해당 제품의 I/O 다이 및 패키지를 통해 해석해야 하며, 이 연산 다이 사진에 그대로 귀속해서는 안 된다.
AMD의 코어 발표는 데스크톱·서버 구성에서 4코어 CCX가 16 MB의 L3를 갖고, 각 코어에는 512 KB의 L2가 있다고 설명한다. Hot Chips 캐시 구성도는 하나의 CCD에 두 CCX를 배치하고 Infinity Fabric 다이 간 인터페이스를 표시한다. 코어 발표에는 다른 Zen 2 용도를 위한 더 작은 L3 구성도 나온다. VLSI Museum의 해석: 마이크로아키텍처 이름 하나가 모든 구현에 공통된 단일 캐시 구성을 뜻하지는 않는다. 데스크톱·서버용 CCD 기록에는 해당 구성을 유지해야 하며, 소프트웨어의 지역성을 검토할 때는 문서로 확인된 캐시 공유 그룹에서 출발해야 한다.
AMD의 Zen 2 역사 개요는 새로운 TAGE 분기 예측기, 4K개의 연산을 저장하도록 확장된 연산 캐시, 256비트로 넓어진 부동소수점 데이터 경로를 설명한다. VLSI Museum의 해석: 이 변화들은 실행할 작업을 공급하는 과정의 서로 다른 부분을 개선한다. 분기 예측은 인출할 경로를 선택하고, 연산 캐시는 이전에 디코딩한 작업을 공급할 수 있으며, 실행 폭은 공급받은 작업을 어떻게 처리할 수 있는지 결정한다. 산술 연산 폭을 넓히는 것만으로 애플리케이션 처리량 향상을 보장할 수는 없다.
ISSCC 코어 발표는 반복되는 L3 슬라이스, 여러 단계의 클록 게이팅, L2·L3 배열에 전원을 공급하는 로컬 전압 조정기를 설명한다. 이러한 구현 세부사항은 캐시를 두 배로 늘리는 일이 저장 비트를 추가하는 데 그치지 않는 이유를 보여준다. 클록 분배와 메모리 배열의 전원 공급도 정상적으로 작동해야 한다. 이는 제조사가 문서로 공개한 구현 설명이며, 박물관의 특정 광학 사진에서 해당 구조가 위치한 좌표까지 입증하지는 않는다.
Ryzen 5 3600 사양에는 활성화된 CPU 코어 6개, 스레드 12개, L3 32 MB, AM4 소켓, CPU 코어용 TSMC 7nm FinFET 기술이 기재되어 있다. 이 값들은 완성된 제품에 속한다. VLSI Museum의 해석: 소켓은 패키징된 프로세서와 플랫폼의 연결을 설명하며, 패키징되지 않은 CCD를 직접 설치할 수 있는 소켓을 뜻하지 않는다. 제품에서 활성화된 코어 구성과 재사용 가능한 다이 설계도 구분해야 한다.
TSMC는 N7을 2018년 양산에 들어간 7nm FinFET 기술로 설명하고, EUV 노광을 사용하는 후속 공정 N7+와 구분한다. 이 구분은 일반적인 7나노미터 표기가 근거 없이 EUV 사용 주장으로 바뀌는 것을 막는다. VLSI Museum의 해석: 연결된 파운드리 페이지는 공정 계열의 맥락을 제공하고, AMD 사양은 이 제품에 명시된 CPU 코어 제조 기술을 확인해 준다. 정확한 제조 공정 변형을 특정하려면 별도의 명시적 근거가 필요하다.
AMD describes two core complexes (CCXs) within this core-complex die, with up to 16 MB of L3 per CCX. A photograph of this die is only one part of the packaged Ryzen processor; it must not be read as a complete package floorplan.
CURATOR INTERPRETATIONThe partition matters: software locality and communication between complexes are architectural concerns. The disclosed cache organization explains what to investigate; it does not establish a measured workload penalty.
이 사진이 보여주는 것
Ryzen 5 3600 CCD specimen identified by the original photographer. The image shows one compute die within the processor package.
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